IPSYS01

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图2. 通用2线或3线智能变送器框图。

　　图2中的U5运算放大器和Q3缓冲器监测虚地，持续维持智能变送器的公共端，使其保持在U4输出的恒定电压。U5运算放大器能够支持12V大供电电压，PLC RLOAD/检测电阻值高达250Ω。C8和R8负反馈网络稳定环路电流，以及确保正常预期条件下的稳定性。

　　选择功率晶体管和保护元件

　　Q1功率晶体管无特殊要求，可以是MOSFET或双极型功率晶体管，满足大、工作区要求即可。例如，如果环路电源为36V，大限流为35mA，那么大功耗要求为1.26W。要谨慎处理PCB布局、走线宽度及散热能力。

　　肖特基二极管（D1） （见图1）为器件，防止反向电流损坏变送器。此外，可在LOOP+和LOOP-输入之间增加一个瞬态电压抑制器（D2，方框图中未显示），防止过压浪涌条件。D1和D2的要求取决于具体应用的规格。随着雷达应用需求的提高和数字信号处理技术的迅速发展，对雷达接收系统的设计也越来越希望符合软件无线电的设计思想，即将ADC尽可能靠近天线，将接收到的模拟信号尽早数字化。

　　数字化的中频信号通常基于FPGA实现数字下变频获得基带I/Q信号，但随着信号载频和带宽的不断提高，也需要更加高速的ADC完成信号采样，于是对数字下变频的处理要求也越来越高。在超宽带雷达接收系统中，高速的数据率使得基于FPGA的宽带数字下变频算法已不再适合采用传统的串行结构实现，本文介绍了一种基于并行多相滤波结构的超宽带数字下变频设计方法，其并行的流水处理方式使得高速数据无需缓存，处理带宽也相应大大提高。

　　2.设计原理

　　根据带通采样定理，在数字中频接收系统中采样率s f 与信号中频c f 。满足（其中M为正整数）时，数字混频算法为简单，尤其是在采样率较高的超宽带数字接收系统中，满足此条件可以简化设计、便于工程实现。

　　在本文的超宽带数字接收系统中，采样率和接收带宽都较大，低通滤波器设计采用多相结构。设低通滤波器的冲激响应为h（n），其Z变换为：

　　冲激响应公式

　　这样即完成滤波器系数的多相分解，在工程实现时在工程实现时，可以根据需要采用先抽取再滤波的方式降低对硬件处理速度的要求，并提高实时处理能力。

　　数字下变频仿真和设计主要基于FPGA系统级设计工具System Generator（SysGen）完成，它能够实现从算法模型向FPGA硬件的直接迁移。工程实现主要包含数字混频、并行多相滤波和数据抽取三部分，其中数字混频过程同时实现了2倍抽取，并行多相滤波后得到大带宽信号的基带I/Q数据，再对此基带信号进行2倍或多倍抽取即可实现对较小带宽的抽取。以并行八相滤波分解结构为例，数字下变频算法结构如图1所示。

　　数字下变频算法结构图

　　3.算法实现

　　本文的超宽带数字接收系统中，要求信号中频为400MHz，采样率为1600MHz，输入信号带宽包含600MHz和350MHz两种。根据后续处理系统需求，数字下变频后对基带信号分别进行2倍和4倍抽取，抽取后的数据率分别为800MHz和400MHz.

　　高速ADC选择TI公司的ADC083000，其采样率和全功率带宽均达到3GHz;FPGA选择Xilinx公司Virtex-6系列的XC6VSX315T，其具有较多的DSP48E资源，非常适合用于数字下变频算法中占用资源较多的数字滤波器设计。

　　3.1 高速数字信号预处理

　　ADC采样后的高速数字中频信号是通过4路速率为400MHz的并行总线输入至FPGA的，如此高速的信号显然不易在FPGA中直接进行数字下变频处理。为了适应FPGA进行数字下变频时的处理速度，保证其在常温和高低温下均稳定工作，首先需要对高速数字信号进行降速预处理。Virtex-6系列FPGA拥有的双倍数据速率寄存器IDDR可以实现数据率降低一倍，其下降沿数据由输入时钟的反转进行控制，算法实现如图2所示。

　　高速数字信号预处理

　　经降速处理后，输入至FPGA的4路并行、速率为400MHz的高速信号就变成8路并行、速率为200MHz的较低速信号，这样的数据率非常适合FPGA处理。

　　3.2 数字混频

　　由于信号中频400MHz与采样率1600MHz符合fc/fs=1/4的对应关系，数字本振就只有1、-1和0这样的简单序列，于是数字混频过程也就变成了加减运算。假设降速预处理后的8路并行信号为（x1，x2，x3，x4，x5，x6，x7，x8），则混频后I路并行信号为（x1，0，-x3，0，x5，0，-x7，0），Q路并行信号为（0，x2，0，-x4，0，x6，0，-x8，）。

　　本文中输入信号大带宽为600MHz，因此数字下变频后抽取倍数小应为2，而数字混频后I/Q各产生了4路并行为0的数据，这样混频过程中恰好可以实现2倍抽取，于是抽取后I路的4个并行支路信号为（x1，-x3，x5，-x7），Q路的4个并行支路信号为（x2，-x4，x6，-x8）。实际工程实现时，数字混频过程只需将输入的8路并行AD信号分成两组即可，加减运算与后面的并行多相滤波一起处理。本文提出了一种基于FPGA和USB接口的验光仪控制系统设计方案，该方案中的全自动电脑验光的接口设计是在原先验光仪的基础进行了改进，设计了基于FPGA的全自动电脑控制系统，并采用了先进的USB技术连接设备与电脑，提高了数据传输速率，增加了定位精度，并且缩短了验光过程的时间。

　　1.引言

　　近些年来，近视已经严重影响了人们的健康。为了准确的了解近视患者眼睛的近视程度，为近视者配出更加合适的眼镜，验光仪器成为了眼镜零售行业的设备。目前市场上主流电脑验光仪并不能完全实现验光过程的自动化，问题主要表现在以下三个方面：

　　①定位速度慢；②定位精度差；③自动化水平低。

　　为了解决以上问题，本设计对原有的电脑验光仪进行了改进，采用运行速率快，稳定性高的FPGA控制步进电机驱动芯片，实现了验光仪的三轴联动；运用行程开关实现了极点间的自动往返。为了保护电路，设计了板间的光电隔离电路；并且采用先进的USB技术使电脑和设备进行通信，增加了数据的传输率，提高了设备的可控性。

　　2.系统硬件整体设计

　　控制系统是验光仪的控制核心，它不但要实现对多轴步进电机的运动和光源控制，还要实现与上位机信息的交互和其他重要功能。验光仪的主控制板的设计由EP3C16Q240C8小系统扩展而成，根据FPGA功能实现及相关外设扩展对插针接口进行适当更改，并添加了USB通信接口、步进电机驱动模块和行程开关信号输入端的光电隔离电路。验光仪控制系统的主控制板硬件电路设计框图如图1所示。

　　主控制板硬件电路设计框图

　　主控制板中FPGA使用的是Altera公司生产的Cylone III系列芯片EP3C16Q240C8N，该芯片拥有15，408个逻辑单元；可以提供516，096字节的RAM;另外芯片内部还自带有4个锁相环，可以保证系统时钟信号在高速运行时的稳定性。步进电机驱动芯片选择使用Allergo公司生产两相步进电机驱动芯片SLA7042M，它能够实现超平滑低速驱动。为了实现主芯片和外部设备通信，控制板需要将3.3V和5V的电平相互转换，系统使用TI公司生产的16位3.3V-5V电平转换芯片SN74ALVC164245.USB接口控制芯片采用PDIUSBD12，它集成了SIE FIFO存储器、收发器以及电压调整期，适用于许多的外部设备。

　　3.Verilog硬件功能实现

　　Verilog HDL是一种硬件描述语言，主要用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模.FPGA芯片是验光仪主控制板的核心部件，本设计方案中使用Verilog HDL在FPGA上实现下位机与上位机的信息交互、多轴联动步进电机运动平台的控制、对光源的控制等功能，FPGA内部功能模块如图2所示。

　　FPGA内部功能模块图

　　1）USB接口控制模块：FPGA内部USB固件程序，实现FPGA与上位机USB接口通信。

　　2）时钟模块：对外部的16MHz时钟进行分频、倍频处理，产生FPGA工作所需各种频率的时钟信号。

　　3）指令分析模块：分析收到的上位机指令，根据规定的指令协议，产生执行命令并将执行指令发送到各个执行模块。

　　4）步进电机控制模块：执行FPGA送达的三轴步进电机控制指令，对各轴的电机进行细分、变速控制，终通过给步进电机驱动芯片发送不同的命令实现电机的三轴联动。

　　5）光源控制模块：控制光学系统的5个LED红外光源和3个视觉辅助光源3个视觉辅助光源引导人眼注视方向，5个LED红外光源辅助系统的对焦功能。

　　4.上位机应用程序及驱动程序的实现

　　本电脑验光仪控制系统上位机软件主要负责完成视频图像采集和处理的功能，在预处理的基础上完成形态学的处理、目标识别和光斑参数计算输出等一系列指令，并将指令通过USB接口传输给下位机。由于该设备不是一个类设备，说以要使设备正常工作，还需要编写专门的驱动程序和软件。

　　4.1 驱动程序的编写

　　驱动程序的编写使用一些驱动开发的工具，例如Driver Studio、WinDriver等。

　　Driver Studio3.2进行开发，开发步骤这里就不一一列举，应该注意的是要在USB Vendor ID和USB Product ID中输入和固件中设备描述一致的信息。由于选用的是Philips的PDIUSBD12芯片，所以设备的Vendor ID固定为0×0471.

　　使用Driver Studio的Driver Wizard生成驱动框架后，可以根据需要使用Visual C++6.0对Driver Wizard生成的工程文件中的函数进行修改，还有就是对自定义的IO控制接口函数进行处理和厂商请求的编写。完成这些后，就可以对驱动程序进行编译了，成功编译驱动程序后，将它和Driver Studio自动生成的。inf文件放在同一目录下，在查找驱动的时候指定这个目录就可以了。

RS3 01984-1439-0005 MULTI LOOP PROCESSOR

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RS3 01984-1439-0005 MULTI LOOP PROCESSOR

RS3 01984-1445-0005 CONTACT PROCESSOR

RS3 01984-1448-0002 COORDINATOR PROCESSOR

RS3 01984-1448-0002 COORDINATOR PROCESSOR

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RS3 01984-1460-0003 CONTACT I/O

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RS3 01984-1463-0001 ANALOG INPUT FIC NON-ISOLATED

RS3 01984-1463-0001 ANALOG INPUT FIC NON-ISOLATED

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