KBGA2

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综合考虑系统的分辨率、通道数、采样率、采样范围和接口等要求，系统的ADC 选用TI公司的14位8通道逐次逼近型模数转换器TLC3574.该器件工作频率高达25 MHz，采用伪差分的模拟输入电路，将采样信号的动态范围扩展为±10 V，其内含的采样和保持功能使得外围电路大为简化。在输出接口上，该器件采用SPI/DSP兼容的串行接口方式，从而地减少了接口的连线数量。A/D 转换电路原理如图4 所示，由FPGA生成TLC3574的SPI接口和时序信号，控制其将外部的模拟信号转换后输入到FPGA，进行相应的计算和处理。由于TLC3574 片内没有电压基准，可选用TI 公司的三端可调分流基准源TL431组成外围电路为其提供一个的4 V电压基准。

　　A/D转换电路

　　考虑到信号的阻抗匹配需要，ADC 的输入前端需要有一个缓冲运放，其性能与ADC的性能相匹配，否则会影响和限制ADC的性能。在数据采集过程中如果信号的变化幅度比较大，则需要根据信号的变化相应调整放大器的增益。否则，单一的增益放大会使得放大后的信号幅值很有可能超过ADC的转换量程。这里所采集的信号其变化幅度不是很大，采用TI公司高转换率的输入端运算放大器TL084就可以满足系统的使用要求。SDRAM选择依据

　　整个系统显示的分辨率为1600×1200@60 Hz，信号位为真彩色24b，则一帧图像所需需要存储的容量C = 1 600×1 200×24=46 080 000 b≈47 Mb;考虑到SDRAM乒乓操作和容量等问题，选用MICRO公司生产的容量为128M的MT48LC4M32B2TG-6器件，速度等级6，时钟频率达到166 MHz.该器件具有32根数据线和12根地址线，还有一些控制线。通过在FPGA内部搭建逻辑控制单元，可以很好的控制SDRAM 视频信号的翻转等操作。

　　2.2 FPGA内部原理逻辑框图

　　FPGA内部原理逻辑框图如图3所示。

　　2.2.1 FPGA内部逻辑功能介绍

　　（1）信号输入模块

　　这部分的主要功能是接收外部输入的视频信号，增强输入信号的驱动能力，为信号的后续处理做准备。其用Verilog 语言实现的逻辑代码如下所示：

　　（2）数据流选择模块

　　根据需要选择两路输入视频信号中的一路进行输出。

　　（3）SDRAM乒乓操作和控制模块

　　由于SDRAM 乒乓操作具有节省缓冲区空间、流水线式算法以及低速模块处理高速数据流的特点。因此，本设计采用乒乓操作SDRAM.

　　SDRAM 作为整个图像处理系统的缓存，起着至关重要的作用。它将外部输入的图像按帧存入SDRAM中，然后按帧将图像数据送到外部继续处理。FPGA的控制逻辑所需要完成的功能有：接收来自外部的图像数据，并进行缓冲和数据重组，产生符合SDRAM控制器位宽的数据信号；产生对SDRAM 的读、写命令和地址，并将它们寄存在FIFO中，随时供SDRAM控制器提取。因此，系统需要一个地址产生逻辑；对SDRAM进行直接控制，将用户产生的地址命令进行解析，产生读/写、刷新等一系列操作，对SDRAM 发出的各种命令要符合特定的时序要求。在上电的时候还完成对SDRAM的初始化工作；建立用户与SDRAM 的数据通道，在SDRAM和用户接口之间传递需要写入或者读出的数据，并且调整对应读/写操作的DQS信号时序，使其满足SDRAM的要求；缓存从 SDRAM中读出的数据，由于直接读出的速度非常高，直接处理会对后端产生很大的压力。因此，需要进行缓存之后才送到后续处理。

　　（4）输出时序生成模块

　　这部分模块的主要功能是对SDRAM 进行操作，生成需要的视频时序信号以及生成驱动液晶屏的视频信号。

　　2.2.2 SDRAM操作

　　为了满足前后端数据流匹配，并实时发送，这里采用了SDRAM读写交替进行的读写方式。

　　SDRAM 读到写时序图如图4所示。写入和读出操作的发起是由行激活命令开始的，命令为10011，发起的同时sdram_addr送入列地址，发起写入读出命令时送入行地址。写入命令与数据同步，读出命令在发出后潜伏期时间后送出数据到端口，sdram_data 为SDRAM 的输入输出数据端口。预冲方式采用了自动预冲，即在发起读写命令时将地址位A10置高就可以在读写操作后SDRAM内部自动进行预冲操作，不需要发出额外命令，自动预冲占用4个时钟周期。

　数据采集是信号分析和处理的重要环节，在导弹半实物仿真过程中快速可靠的实验数据为提高仿真精度发挥着重要的作用。传统的数据采集系统各种数字、模拟信号相互交织，相应的外围电路庞大，接口复杂，要占用较大的电路板空间，无法满足系统的小型化要求，同时硬件成本也很高。当系统性能指标发生变化时，相应的功能电路和与之对应的隔离、滤波等电路以及相关程序都要改变。这种牵一发而动全身的结构导致系统的可扩展性比较低，系统的通用性比较差。另一方面，早期数据采集系统多是基于复杂可编程逻辑器件（CPLD）设计的，数据的采样速度和精度都不是很高。

　　随着集成电路技术的发展，NI公司的FPGA板卡以其IO 引脚多、片内资源丰富、结构灵活、具有嵌入式控制器的特点获得了越来越多的应用，其纳秒级的速度可以较大地提高数据采样的速度和精度。因此，基于NI公司FPGA 板卡的数据采集系统和传统的数据采集系统相比更能实时、快速地监测信号量的变化。而且该系统结构简单、开发周期短、可靠性高、实时性好，能够完成导弹半实物仿真的数据采集任务，具有较强的通用性。

　　1 系统方案设计

　　设计该数据采集系统的主要目的是在导弹半实物仿真系统中采集导弹的舵信号，将其传给上位机进行运算和仿真。该系统的可扩展性比较好，可以灵活地适应不同的应用场合，具有较强的通用性。

　　系统结构图如图1所示，系统实物图如图2所示，将具有数据采集功能和数据通信功能的前端接口电路板卡集成在一个机箱里面，连接在同一块背板上由独立电源统一供电。背板上的四个接口通过NI公司数据线和安装在工控机里面的FPGA板卡相连接。通过FPGA板卡与LabVIEW 图形化编程开发平台，实现工控机与半实物硬件系统之间的数据采集和控制信号的传输。数字量输入/输出设计

　　直接将通用背板的FPGA端口引到前端接口板，根据测试对象的接口电路，如27 V/开、地/开等形式，选择继电器、OC门、光耦隔离等方式，实现数字量的输入和输出。

　　2.4 串口电路设计

　　由于FPGA板卡具有便利的输入输出控制功能，利用FPGA 板卡可以很方便的通过连接不同的接口芯片选择相应的串口模式。MAX490是低功耗收发器，用于RS 485 与RS 422通信。它具有一个驱动器和一个接收器，驱动器摆率不受限制，可以实现高2.5 Mb/s的传输速率。驱动器具有短路电流限制，并可以通过热关断电路将驱动器输出置为高阻状态，防止过度的功率损耗。接收器输入具有失效保护特性，当输入开路时，可以确保逻辑高电平输出。如图5所示，通过连接低功耗收发器MAX490可以实现RS 422通信，而改接SP3223芯片后就可以实现RS 232通信，区别只是在于FPGA中建立的UART逻辑模块有所不同，进一步显示了系统良好的通用性。

　　串口电路

　　2.5 电气隔离设计

　　由于该系统为模拟/数字混合信号系统，电路中的噪声会对数模和模数转换精度造成影响，因此在电路的实现上应该对板卡芯片进行降噪和隔离保护，这样既避免了不同信号之间的相互影响，提高了系统的共模抑制能力，也使得一些比较昂贵的芯片不会因为外部信号的不稳定而烧毁。

　　传统的隔离方式是对每个通道都使用电容耦合模拟隔离芯片ISO124等进行隔离。这类隔离方式其输入和输出分别由两组直流电源供电，而且存在较大的漂移，输出信号通常存在纹波，尤其当信号比较小时，输出的相对误差会增大。因此，还需要对输出信号进行滤波、调零等调理措施，使得系统电路比较复杂。

　　光电耦合器性能，具有良好的抗干扰能力，因而被广泛地应用于输入和输出信号的电气隔离。使用HCPL2630 等高速光耦进行光耦隔离，只需要一组直流供电电源，电路十分简单。其良好的电绝缘能力和抗干扰能力使得模拟地和数字地分开，了共模电压影响。系统选用串行而非并行的ADC和DAC，只需要隔离三路的SPI总线数字信号，这样进一步简化了电路设计。具备SPI接口

　　针对具备SPI 主机侧接口的CPU，可通过SPI 从接口接入。其支持SPI 计时模式0 和3，高时钟频率40 MHz，支持可变工作电压及可编程驱动能力。

　　AX88796C支持可选的Ready信号，用于SPI封包收发流量控制。

　　1.1.3 集成单芯片快速以太网MAC/PHY 控制器

　　AX88796C内置14 KB的SRAM用于封包缓冲。提供IPv4/IPv6封包校验和承载引擎，以减轻CPU的负荷，支持IPv4 IP/TCP/UDP/ICMP/IGMP、IPv6 TCP/UDP/IC-MPv6 封包校验和的产生和核对。

　　AX88796C 支持VLAN 匹配过滤。集成10BASE-T/100BASE-TX（双绞线模式）快速以太网MAC/PHY 收发器，兼容IEEE 802.3/802.3u规范。支持交叉线自动侦测及切换（HP Auto-MDIX）。在全双工模式下支持IEEE802.3x流量控制，半双工模式下支持背压流量控制。支持自动轮询PHY状态。支持10/100 Mb/s N-way自动协商机制。

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