KBGB2

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支持动态电源管理以节省在空载或低负载状况下的功耗。支持极低功耗下等待网络远程唤醒的睡眠模式。唤醒事件包括网络链接状态变动、收到Magic封包、收到Microsoft Wakeup封包或通用I/O 引脚触发。支持Protocol Offload（ARP & NS），用于Win-dows 7 网络电源管理。在WOL 模式及Remote WakeupReady模式下，支持完整的I/O引脚隔离，以减少non-PCI和SPI接口上的漏电流。

　　AX88796C 除具备以上特性外，还可选外接E2PROM，以储存MAC地址；支持四个通用I/O引脚，其中两个支持Wake-On-LAN ;可提供可编程LED引脚，用于显示网络状态，支持可变I/O工作电压和可编程的电流驱动能力；集成电压转换器、25 MHz晶体振荡电路和上电复位电路；在采用25 MHz 晶振时可提供多种时钟（25 MHz、50 MHz或100 MHz）输出，也可支持外部时钟输入（25 MHz）DVI（数字视频接口）是当前数字显示领域研究和应用的热点，面向DVI输出的视频处理技术不仅解决了显示器高分辨率、高刷新率等问题，而且提高了稳定性和显示性能，并进一步降低了平板显示器的成本。因此，面向DVI输出的视频控制器的研究具有十分重要的现实意义。

　　根据DVI标准，一条TMDS通道可以达到165 MHz的工作频率和10 b 接口，也就是可以提供1.65 Gb/s的带宽，这足以应付1 920×1 080@60 Hz（23寸LCD）的显示要求。另外，为了扩充兼容性，DVI还可以使用第二条TMDS通道，这样其带宽将会超过3 Gb/s.也正是由于其较高的带宽优势，目前DVI已经成为了IT业界具前途的规范。

　　DVI具有支持高带宽数据传输和高清晰图像显示的优点。模拟视频的显示是通过数字到模拟到数字的转化实现的，而DVI接口无需进行这些转换，直接数字到数字，避免了信号转换而带来的图像质量损失，使图像的清晰度和细节表现力都得到了大大提高。基于以上优点，DVI接口被广泛应用于航空、航天等领域。

　　1 总体方案设计

　　1.1 总体方案原理框图

　　用户输入4路DVI信号，然后根据输入信号特性进行选择，将视频信号实时显示在液晶屏上。另外，将实时显示的图像回送给记录仪，此时记录仪实时记录当前的信息以及故障信息，确保在全任务阶段图像显示的正确性。根据设计要求，选择Altera公司生产的 FPGA 芯片EP2S30F1020I4 为主控芯片，配置芯片选用EPCS16SI16N.利用FPGA内部丰富的逻辑资源和强大的IP核，配以相应的外部电路，构建出一个灵活、简洁、可靠的机载视频图形处理系统的嵌入式硬件模块。其总体方案原理框图如图1所示。

　　1.2 DVI编解码设计

　　在很多设计中，设计人员为了方便，简化电路，可能不会增加均衡器，对输入信号不进行处理。从而在后期的产品试验过程中，很容易就会出现信号显示质量差，兼容性差的缺陷，导致整个产品重新设计或整改，延缓了产品交货进度。根据用户输入的视频特性，本文采用均衡器+DVI编、解码器的方式，对输入、输出信号进行转换处理。这样处理有如下优点：传输距离较长，信号干扰小；外围电路简单，设计灵活、可靠；系统速度快、灵活性强、功能可扩展，系统兼容性好。

　　在本系统中，选用TI 公司生产的均衡器DS16EV5110，该器件具有功耗低、体积小、外围电路简单等特点。另外，DVI编解码芯片选用TI公司生产的芯片TFP401和 TFP410，同样具有功耗低、体积小、外围电路简单等特点。该器件控制引脚直接连接至FPGA，可以很好控制这些器件的工作状态，以便减小功耗。并且，整个FPGA内部逻辑控制简单、可靠。

　　在硬件电路设计中，还需要考虑高频特性对信号的影响。整个系统显示的分辨率为1 600×1 200@60 Hz，信号位为真彩色24 b，采用奇偶方式，参考时钟162 MHz，DVI编码时钟为10×162 MHz=1.62 GHz，其编码码元理论宽度仅为t = 1 1.62 Hz=0.62 ns，则码元的大变化时间应在0.62 4 = 0.16 ns之内。考虑数据传输的可靠性和稳定性，采用双像素传输，可以大大降低信号采样频率。此外，还要考虑到PCB布局地线的完整性和供电去耦特性。其编解码芯片混合信号的供电参考电路如图2所示。

采用SPI总线的接口电路

　　采用SPI总线的以太网接口电路如图3所示，微处理器与AX88796C 采用SPI 总线连接，AX88796C 使用SPI CLK、SSn、MOSI、MISO、IRQ 等端口与微处理器连接，其中SPI CLK、MOSI、MISO 三个端口复用后结合CSn 端口连接串行接口闪存；而网络接口一侧，AX88796C依然通过分离阻容电路与网络变压器连接，后通过RJ-45接口连接至以太网。

　　采用SPI总线的以太网接口电路

　　2.3 方案设计中的注意事项

　　（1）AX88796C 内嵌的以太网PHY 可以与1CT:1CT 匝数比的网络变压器配合，如帛汉LU1S041X LF（匝数比1CT:1CT，双绞线交叉自适应）工业级网络变压器。

　　（2）AX88796C支持16 b的E2PROM，可选用93C56/93C66，同时AX88796C支持多种电压（3.3 V/2.5 V/1.8 V）IO，在使用E2PROM时需要合理选择。

　　（3）AX88796C 外接晶体后其振荡频率要求满足25 MHz+50 ppm，若超出该范围，可通过微调晶体旁的电容值进行修正。

　　（4）在使用AX88796C进行嵌入式以太网接口电路时，其PCB 电路板至少要采用4层板设计，这样做可以有效地降低潜在的EMI电磁干扰。FPGA逻辑

　　FPGA智能板卡是整个数据采集系统的核心，由其产生和发送DAC与ADC的SPI接口和工作时序。其内部的逻辑单元主要包括：DAC 控制器、ADC 控制器、接口单元等。DAC 和ADC 控制器是FPGA 内部的主要执行单元，它按照DAC和ADC工作时序进行相应的工作。

　　DAC 控制器：对于发送过程，在建立周期，DAC 控制器初始化控制信号CS（置“1”）；在命令周期，使能CS信号（置“0”），同时按照时钟节拍，将16 b 命令字以串行方式发送至DAC;在采样周期，对CS信号进行保持；转换周期，置位CS信号（置“1”）；对于接收过程，在建立周期LDAC处于锁定状态（置“1”）；在接收周期，以串行方式接收上次转换的16 b数据；在存储周期，控制器将LADC置“0”，改变寄存器内容；在空闲周期，复位LADC（置“1”）恢复寄存器的锁定状态。

　　ADC 控制器：对于发送过程，在建立周期，ADC 控制器初始化控制信号CS（置“l”）；在命令周期，使能CS信号（置“0”），同时按照时钟节拍，将16 b 命令字以串行方式发送至ADC;在采样周期，对CS信号进行保持；在转换周期，置位CS信号（置“1”），并载入下一通道的命令字，同时，计算下一次接收数据的存储地址。对于接收过程，在建立周期，控制器清零各接收寄存器，同时复位内部RAM的写信号WR（置“0”）；在接收周期，控制器按照时钟节拍，接收ADC 上一次转换的14 b 串行数据；在存储周期，控制器使能WR 信号（置“1”），并将接收到的数据写入ADC通道对应的RAM 单元；在空闲周期，控制器复位WR信号（置“0”）。

　　3.2 LabVIEW程序设计

　　根据FPGA内部的逻辑单元结构和功能，通过NI公司的LabVIEW图形化编程开发平台对上述逻辑进行了设计，并进行了功能仿真。给出ADC 控制器LabVIEW程序实现，如图6所示。

　　ADC 控制电路

　　NI公司的LabVIEW 图形化编程开发平台具有一系列的优点，它不同于VHDL等基于时序的语言，而是一种基于信号流向的语言，程序运行过程和真实硬件电路运行原理相似，用LabVIEW编程的过程就像设计电路图一样。另外它有不需要预先编译就存在语法检查和调试过程使用的数字探针，其丰富的函数、数值分析、信号处理和设备驱动等功能，都是十分的。LabVIEW将广泛的数据采集、分析与显示功能集中在了同一个环境中，可以在自己的平台上无缝地集成一套完整的应用方案。图像增强算法实现

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